LogicosBanda

Si ven esto, please, kill us

Name		Name	Last commit message	Last commit date
Latest commit History 3 Commits
db		db
incremental_db		incremental_db
output_files		output_files
simulation/modelsim		simulation/modelsim
Maquina.vhd		Maquina.vhd
PWM.vhd		PWM.vhd
ProyectoFinalCasiquenoEsteSi.qsf		ProyectoFinalCasiquenoEsteSi.qsf
ProyectoFinalCasiquenoEsteSi.vhd		ProyectoFinalCasiquenoEsteSi.vhd
ProyectoFinalCasiquenoEsteSi_nativelink_simulation.rpt		ProyectoFinalCasiquenoEsteSi_nativelink_simulation.rpt
README.md		README.md
USART.vhd		USART.vhd
clk_p.vhd		clk_p.vhd
componentes_pkg.vhd		componentes_pkg.vhd
contador.vhd		contador.vhd
contadorUSART.vhd		contadorUSART.vhd
corrimiento_registros.vhd		corrimiento_registros.vhd
guarda_reparticion.vhd		guarda_reparticion.vhd
habilitador.vhd		habilitador.vhd
preescalar_reloj.vhd		preescalar_reloj.vhd
reg1bit.vhd		reg1bit.vhd
repartidor.vhd		repartidor.vhd
serv_req_info.txt		serv_req_info.txt
suma.vhd		suma.vhd
usart_pkg.vhd		usart_pkg.vhd
usart_t.vhd		usart_t.vhd

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